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基于FPGA的α-β濾波器的實(shí)現(xiàn)
目標(biāo)航跡濾波算法的實(shí)現(xiàn)通常是在PC機(jī)上通過軟件實(shí)現(xiàn)濾波,濾波等待時間為毫秒級,且需要的設(shè)備量體積大.為了縮短濾波等待時間,減小設(shè)備體積,以工程實(shí)現(xiàn)為目標(biāo),以經(jīng)典航跡濾波算法為基礎(chǔ),提出了一種新的算法硬件解決方案.目標(biāo)航跡濾波由嵌入式DSP實(shí)現(xiàn),再通過FPGA局部總線實(shí)時上傳.經(jīng)實(shí)踐驗證該方法實(shí)現(xiàn)的目標(biāo)航跡濾波在系統(tǒng)時鐘為40MHz的情況下,DSP濾波網(wǎng)絡(luò)等待時間僅為1.475μs.
作 者： 鄭希 王和明 ZHENG Xi WANG Heming 作者單位： 空軍工程大學(xué)導(dǎo)彈學(xué)院,陜西三原,713800 刊 名： 電光與控制 ISTIC PKU 英文刊名： ELECTRONICS OPTICS & CONTROL 年，卷(期)： 2010 17(4) 分類號： V271.4 TN713 關(guān)鍵詞： 數(shù)字信號處理 FPGA 高速α-β濾波 IIR【基于FPGA的α-β濾波器的實(shí)現(xiàn)】相關(guān)文章：
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