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筆試題觸發(fā)器

時(shí)間:2018-12-31 12:00:00 資料大全 我要投稿

筆試題(觸發(fā)器)

61、BLOCKING NONBLOCKING 賦值的區(qū)別,

筆試題(觸發(fā)器)

。(南山之橋)
62、寫(xiě)異步D觸發(fā)器的verilog module。(揚(yáng)智電子筆試
module dff8(clk , reset, d, q);
input        clk;
input        reset;
input  [7:0] d;
output [7:0] q;
reg   [7:0] q;
always @ (posedge clk or posedge reset)
   if(reset)
     q <= 0;
   else
     q <= d;
endmodule
63、用D觸發(fā)器實(shí)現(xiàn)2倍分頻的Verilog描述? (漢王筆試)
module divide2( clk , clk_o, reset);
   input     clk , reset;
   output   clk_o;
   wire in;
reg out ;
   always @ ( posedge clk or posedge reset)
     if ( reset)
       out <= 0;
         else
           out <= in;
       assign in = ~out;
       assign clk_o = out;
     endmodule
64、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要,請(qǐng)問(wèn):a) 你所知道的可編程邏輯器
件有哪些? b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯,

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筆試題(觸發(fā)器)》(http://www.lotusphilosophies.com)。(漢王筆試)
PAL,PLD,CPLD,F(xiàn)PGA。
module dff8(clk , reset, d, q);
input        clk;
input        reset;
input   d;
output  q;
reg q;
always @ (posedge clk or posedge reset)
   if(reset)
     q <= 0;
   else
     q <= d;
endmodule

筆試題(觸發(fā)器)

 

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