大唐硬件筆試經驗

1.cpu和內存信號時序（使能，時鐘，讀寫，地址，數據），考慮建立時間保持時間，傳輸延時
2.高速信號的完整性?如何實現端接，解耦怎樣處理？
3.一個芯片輸入管腳圖，分析計算和一個TTL電平連接的電阻阻值范圍
4.復位信號的處理方法,寫出你在設計中如何防止復位信號中的抖動?
5.有一個同步幀信號周期為5ms,長度為1us,現在有一個5ns的干擾信號,給定一個EPLD時鐘32Mhz,設計一個抗干擾模塊.
6.DSP與外設的讀寫問題,現在給定兩個SDRAM和一個DPRAM,要求畫出時鐘樹,寫出設計思路.
7.FPGA開發(fā)有哪幾步？功能？軟件硬件
8.VHDL/Verilog HDL寫一個異步清0鎖存器
9.同步邏輯異步邏輯優(yōu)缺點，多時鐘域設計方法,如何保證FPGA有效工作?

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